BAZA ZNANJA

Kurs: Arhitektura računarskih sistema

Modul: Arhitektura procesora

Autor: Goran Radic

Naziv jedinice: Procesor 486

Procesor 486

Arhitektura procesora 80386 je 32-bitna. Adresna magistrala je 32-bitna, magistrala podataka takođe je 32-bitna. Adresni prostor iznosi 4 GB. Procesor ukupno ima 168 pinova, od kojih na napajanje otpada 24 (VCC), za izvod na masu 28 (GND), dok ostali signali uzimaju 116 pinova.

Povećanjem stepena integracije procesor 486 u sebi ima integrisano samo jezgro procesora, 80387 matematički koprocesor, kao i interni keš kontroler sa 8 KB keš memorije.

Blok jedinica magistrale (Bus port) odgovoran je za:

•           prihvatanje i izbacivanje podataka sa DBuss, preko linija D31-D0

•           adresiranje memorijskog i U/I adresnog prostora, preko linija A31-A2 i BE3-BE0

•           izbacivanje kontrolnih signala na CBuss

•           povezivanje sa keš jedinicom i prefetch blokom

Keš jedinici se pristupa u jednom ciklusu takta. Povezana je sa registrima, ALU jedinicom i prefetch blokom. Registri i prefetch blok najpre proveravaju da li je sadržaj u kešu, ako nije pristupaju jedinici magistrale. Dohvaćeni podaci iz keša se šalju u registre, a dohvaćene naredbe u red za čekanje.

Jedinica za dekodiranje dekoduje naredbe dobijene iz reda za čekanje i prosleđuje ih kontrolnoj jedinici. Kontrolna jedinica kontroliše rad registara, ALU jedinice, jedinice segmentacije i jedinice pokretnog zareza. Komunikacija između jezgra procesora i floating point (koprocesora) ostvaruje se 64-bitnom magistralom podataka, tj. interni prenos se obavlja širinom od 64 bita.

Segmentna jedinica koristi se za određivanje linearne adrese, pomoću segmentnih i ofset registara. Ako postoji straničenje, dobijena linearna adresa se pretvara u fizičku adresu. Ako straničenje ne postoji, linearna adresa je jednaka fizičkoj. Procesor 486 sadrži 4 bafera za ubzanje rada. Ako je generisan zahtev za upis, a magistrala zauzeta, podaci se upisuju u bafer, a kasnije se prebacuju iz bafera u memoriju. Ako je generisan zahtev za upis, a magistrala slobodna, podaci se izbacuju direktno na magistralu.

Protočna obrada realizuje se paralelnim radom reda za čekanje, jedinice za dekodiranje i jedinice za izvršavanje. Pravi petostepeni pipeline blok primenjuje se tek kod Pentium procesora. Dekodiranje obuhvata drugi i treći stepen u pipeline-u. Dva stepena dekodiranja su potrebna zbog kompleksnih CISC naredbi. Dohvatanje operanada (operand fetch) može da počne i pre, u toku drugog koraka. Ako je operand u kešu biće raspoloživ nakon jednog ciklusa takta. Četvrti stepen može da traje više ciklusa takta u zavisnosti od same naredbe. Peti stepen upisuje rezultate u registar ili memorijsku lokaciju.